科学技術と共に歩む

1.　命令レベル並列の基礎
1.1　はじめに
1.2　制約
　1.2.1　資源制約
　1.2.2　データ依存制約
　1.2.3　制御依存制約

2.　スーパスカラプロセッサ
2.1　基本構成
2.2　動的命令スケジューリング
　2.2.1　命令スケジューリングとその複雑さ
　2.2.2　Tomasuloのアルゴリズム
　2.2.3　命令発行論理の詳細
2.3　正確な例外
　2.3.1　正確な例外の必要性
　2.3.2　リオーダバッファ
2.4　レジスタリネーミング
　2.4.1　リオーダバッファによる方法
　2.4.2　レジスタファイルによる方法
2.5　ロード・ストア命令のスケジューリング
　2.5.1　ストアバッファ
　2.5.2　ロード・ストアキュー
　2.5.3　ストアデータフォワーディング
2.6　分岐予測
　2.6.1　性能への影響
　2.6.2　静的分岐予測
　2.6.3　nビットカウンタ分岐予測
　2.6.4　ローカル履歴2 レベル適応型分岐予測
　2.6.5　グローバル履歴2 レベル適応型分岐予測
　2.6.6　ハイブリッド分岐予測機構
　2.6.7　分岐先予測
2.7　高バンド幅命令フェッチ
　2.7.1　複数分岐予測
　2.7.2　トレースキャッシュ
2.8　投機的実行の支援
　2.8.1　投機的実行における問題
　2.8.2　リオーダバッファによる支援
2.9　Intel Pentium 4プロセッサ

3.　VLIWプロセッサ
3.1　概要
3.2　スーパスカラプロセッサとの比較
3.3　スケジューリングアルゴリズムの分類
3.4　局所命令スケジューリング
　3.4.1　先行制約グラフ
　3.4.2　リストスケジューリング
　3.4.3　リストスケジューリングの変形
3.5　レジスタ割当てとの干渉
3.6　広域命令移動の基礎
3.7　パーコレーションスケジューリング
3.8　トレースベーススケジューリング
　3.8.1　トレーススケジューリング
　3.8.2　スーパブロックスケジューリング
3.9　ループの最適化
　3.9.1　ループアンローリング
　3.9.2　ソフトウェアパイプライニング
3.10　ハードウェア支援
　3.10.1　プレディケート実行
　3.10.2　投機的例外処理支援
　3.10.3　投機的メモリあいまい性除去支援
3.11　Intel IA・64アーキテクチャ

4.　おわりに
　参考文献
　索引